摩尔定律还存在吗？ 取决于您如何定义缩放比例

最近有很多关于摩尔定律放慢的讨论，以及芯片制造商试图向更小尺寸发展时所面临的挑战。 当然，PC并没有以以前的速度增长，芯片制造商面临的挑战从未如此高。 尽管如此，英特尔在谈论其10纳米和7纳米生产计划时仍然坚持“摩尔定律是活得很好”。 为了弄清楚发生了什么，我查看了一些不同的进度度量，并得到了不同的答案。

尽管许多人将摩尔定律与速度混为一谈，但这实际上是衡量最小组件复杂度增加的速率，或多或少地表明晶体管的数量会定期增加一倍。 在1965年的最初论文中，这种翻倍每年都在发生，尽管到1975年，摩尔将其预测值更新为每两年翻倍，这通常是芯片制造商自此以来一直努力的标志。

在上个月的英特尔投资日上，技术与制造部门执行副总裁兼总经理Bill Holt再次展示幻灯片，暗示每面积“标准化”晶体管的数量继续减少，而不是增加一倍，尽管指出生产成本的增长速度甚至超过了预期。 他说，结果是每个晶体管的成本一直保持稳定。

但是我第一次记得，他强调了芯片中不同种类的晶体管在芯片上需要的面积不同，SRAM存储单元的密度大约是逻辑单元的三倍。 与三星或台积电生产的Apple A9芯片相比，他利用这一主张来偏向平均晶体管密度的问题。

为了进一步了解，我和我的同事约翰·莫里斯（John Morris）查看了英特尔自1999年以来发布的有关该芯片的统计数据，这些数据来自生产180nm的奔腾III（称为Coppermine），直到去年的Broadwell Core芯片为止。采用14纳米技术。

首先，我们看一下栅极间距缩放比例，即构成晶体管的栅极之间的最小距离。 传统缩放比例表明，这一比例每代降低70％，以使总体缩放比例达到50％。 从这个角度来看，很明显，尽管继续扩大规模，但减少的幅度并没有我们预期的那么大。

但是芯片制造商使用的其他技术正在改变这一点。 观察SRAM存储单元，它是芯片中最密集，最基本的部分，我们可以看到直到最近，这使我们每代工艺减少了50％，尽管这似乎有所减少。

近年来，英特尔还强调了总的逻辑区域缩放，这是门间距和金属互连的最小间距的乘积，金属互连的最小间距是信号在该芯片周围的路由，并将其连接到外界。 这是有道理的，因为如果逻辑晶体管可以扩展，但互连不会变得更小，则总体芯片尺寸和成本不会降低。 例如，台积电的16nm FinFET工艺使用与其20nm平面芯片相同的后端金属工艺，因此它几乎没有收缩（尽管速度更快且功耗更低）。 在逻辑区域扩展方面，英特尔似乎已成为下一代。

有很多方法可以查看趋势，而且似乎很明显的一点是，到达下一个节点所需的时间比过去20年要花费的时间更长。 对于14nm节点和即将到来的10nm节点，节点之间的距离不是2年，而是实际上将接近2.5年，而10nm芯片预计将于2017年下半年到货。

英特尔指出，从长远来看-一直回溯到第一个微处理器4004-新一代芯片技术之间的间隔一直都比较灵活。

英特尔使用这张幻灯片（英特尔研究员马克·波尔（Mark Bohr）多次演示）来表明摩尔定律的节奏，从第一个微处理器英特尔4004（1971年在10微米制程中使用2300个晶体管）到今天的14纳米制程。 在查看该图表时，英特尔表示，平均节奏每2.3年成为一个新节点。 按照这种观点，对于14nm和10nm的2.5年发展并不那么重要。 我看到了它，并且看到了摩尔定律从1995年到2012年的加速发展，那时第一批22nm Ivy Bridge产品开始出现。 现在，节奏似乎又在减慢。

（请注意，英特尔因竞争问题而停止在14nm世代中提供管芯尺寸和晶体管信息，因此我们拥有四核的最新数据来自22nm Haswell，后者在177 mm ^2的管芯中具有14亿个晶体管。）

摩尔定律会变慢吗？ 这取决于您如何看待它。 显然，在某些方面，步伐似乎已经放慢了，而且芯片制造商所面临的挑战与每一代人相比都越来越难。 如今，只有四家公司（英特尔，GlobalFoundries，三星和台积电）宣称拥有14或16nm工艺。 在这些新工艺之一中创建新芯片比以往任何时候都昂贵。 但是有充分的理由和足够的动力可以预期，我们将在2017年左右看到10nm芯片，随后将会出现7nm，5nm和3nm芯片。